Mfumo wa Msingi wa FPGA Unachanganya Mito miwili ya Video Kutoa Video ya 3D

Utangulizi Mifumo ya video, ambayo tayari iko kila mahali katika matumizi ya watumiaji, inazidi kuenea katika nyanja za magari, robotiki na viwanda. Ukuaji huu katika programu zisizo za wateja ulitokana hasa na kuanzishwa kwa kiwango cha HDMI na DSPs na FPGA za haraka zaidi, bora zaidi. Makala haya yanaangazia mahitaji ya kufikia maono ya stereoscopic (video ya 3D) kwa kutumia analogi au kamera za video za HDMI. Inafafanua mfumo wa msingi wa FPGA ambao unachanganya mitiririko miwili ya video kuwa mtiririko mmoja wa video wa 3D kwa usambazaji kupitia kisambazaji cha HDMI 1.4, na mfumo wa DSP unaohifadhi kipimo data cha DMA ikilinganishwa na ule unaohitajika kwa kawaida ili kupokea data kutoka kwa kamera mbili. Zaidi ya hayo, inaonyesha njia moja ya kufikia umbizo la kando kwa matumizi na kamera za 3D au mifumo inayohitaji video ya 3D. Muhtasari wa Jumla Maono ya stereoscopic yanahitaji kamera mbili za video zikitenganishwa kwa takriban sm 5.5, nafasi ya kawaida kati ya macho ya mtu, kama inavyoonyeshwa kwenye Mchoro 1. Kielelezo 1. Kamera mbili kwenye stendi zilizopangiliwa kwa maono ya stereoscopic. Mchoro wa blok ya kiwango cha juu unaoonyeshwa kwenye Mchoro wa 2 unatumia kamera mbili za video zilizosawazishwa zinazotumia kiwango sawa cha video, avkodare mbili za video na FPGA. Ili kuhakikisha kasi sawa ya fremu, kamera za video lazima ziwe zimefungwa kwenye marejeleo ya kawaida ya saa. Bila maingiliano, haitawezekana kuchanganya matokeo bila kutumia kumbukumbu ya nje ili kuhifadhi fremu kamili za video. Kielelezo 2. Mchoro wa block ya kiwango cha juu. Mchoro wa 3 unaonyesha mitiririko miwili ya video iliyofungwa kwa laini ikiunganishwa kuwa picha moja ya stereo. Mchoro wa 4 unaonyesha jinsi mitiririko ya video isiyolingana haiwezi kuunganishwa bila kuhifadhi fremu nzima ya video kwenye kumbukumbu ya nje. Kielelezo 3. Kuunganisha mitiririko miwili ya video iliyosawazishwa. Kielelezo 4. Mitiririko ya video Asynchronous haiwezi kuunganishwa bila kutumia kumbukumbu ya nje. Matokeo ya kamera mbili za video zilizosawazishwa kisha kunasibishwa na viondoa sauti vya video kama vile ADV7181D, ADV7182, au ADV7186 kwa kamera za video za analogi; au kwa vipokezi vya HDMI kama vile ADV7610 au ADV7611 yenye kamera za video za dijiti. Visimbuaji vya video na vipokezi vya HDMI hutumia vitanzi vya ndani vilivyofungwa kwa awamu (PLL) ili kutoa data ya saa na pikseli kwenye mabasi yao ya kutoa huduma. Hii inamaanisha kuwa vikoa viwili vya saa tofauti vitatolewa kwa kamera hizo mbili wakati wa kuweka dijitali video ya analogi au kupokea mtiririko wa HDMI. Zaidi ya hayo, mitiririko miwili ya video inaweza kusawazishwa vibaya. Tofauti hizi za muda na upangaji vibaya lazima zilipwe kwenye kifaa cha nyuma kama vile FPGA, na kuleta data kwenye kikoa cha saa moja kabla ya kuchanganya picha mbili za video kwenye fremu moja ya video ya stereoscopic. Mtiririko wa video uliosawazishwa kisha hutumwa kupitia kisambazaji HDMI 1.4 chenye uwezo wa 3D HDMI kama vile ADV7511 au ADV7513—au kinaweza kuwasilishwa kwa DSP kama vile kichakataji cha ADSP-BF609 Blackfin®—kwa uchakataji zaidi. Usanifu wa Saa Visimbuaji vya video vina vyanzo viwili tofauti vya saa kulingana na kama vimefungwa au vimefunguliwa. Wakati PLL ya video imefungwa kwa mawimbi inayoingia ya ulandanishi—usawazishaji mlalo kwa vikokota vya video au saa ya TMDS ya HDMI—inazalisha saa ambayo imefungwa kwa chanzo cha video inayoingia. Kifungio cha video kinapopotea, au PLL iko katika hali ya uendeshaji bila malipo, PLL ya video haijafungwa kwa mawimbi inayoingia ya ulandanishi na hutoa towe la saa ambalo limefungwa kwa saa ya fuwele. Kwa kuongeza, saa inaweza isitokee baada ya kuwekwa upya kwani kiendeshi cha saa ya LLC kimewekwa kwenye hali ya juu ya kizuizi baada ya kuweka upya. Kwa hivyo, ikiwa mfumo una njia mbili au zaidi za video kutoka kwa avkodare ya video au kipokeaji HDMI, kitakuwa na vikoa viwili vya saa tofauti na masafa na awamu tofauti, hata wakati saa ya kioo sawa inatolewa kwa avkodare mbili za video au vipokezi vya HDMI, kama kila moja. kifaa hutoa saa yake kulingana na PLL yake mwenyewe. Mfumo wa Usawazishaji wenye Visimbuaji vya Video vilivyofungwa Kwa video ya kawaida ya stereoscopic kwa kutumia vyanzo viwili, kila moja ya visimbaji vya video hufunga mawimbi ya video inayoingia na kutoa saa yake kulingana na usawazishaji unaoingia wa mlalo au saa ya TMDS. Kamera mbili zinapolandanishwa—au laini-imefungwa kwa marejeleo sawa ya saa—laini za fremu zitapangwa kila wakati. Kwa sababu avkodare mbili tofauti za video hupokea usawazishaji sawa wa mlalo, saa za pikseli zitakuwa na mzunguko wa saa wa pikseli sawa. Hii inaruhusu kuleta njia mbili za data kwenye kikoa cha kawaida cha saa, kama inavyoonyeshwa kwenye Mchoro 5. Kielelezo 5. Kamera mbili za video zimelandanishwa na marejeleo ya kawaida. Visimbuaji vyote viwili vya video hupokea mawimbi sawa ya kusawazisha, kwa hivyo pia vimefungwa. Visimbuaji vyote viwili vya video hupokea mawimbi sawa ya kusawazisha, kwa hivyo pia vimefungwa. Mfumo wa Video wa Asynchronous Kwa bahati mbaya, mojawapo ya visimbazi vinaweza kupoteza kufuli kwa sababu ya mawimbi duni ya chanzo cha video, kama inavyoonyeshwa kwenye Mchoro 6; au kamera zinaweza kupoteza ulandanishi kwa sababu ya kiungo cha video kuvunjika, kama inavyoonyeshwa kwenye Mchoro 7. Hii itasababisha masafa tofauti katika njia mbili za data, ambayo itasababisha asymmetry kwa kiasi cha data iliyowekwa kwenye mwisho wa nyuma. Kielelezo 6. Kamera zilizofungwa kwa laini zilizo na visimba vya video ambavyo havijafungwa. Kielelezo 7. Kamera zilizofunguliwa zilizo na avkodare ya video iliyofungwa. Kipengele cha kufunga video kilichopotea kinaweza kutambuliwa kwa kutumia ukatizaji (SD_UNLOCK kwa visimbuaji vya video vya SD, CP_UNLOCK kwa vipunguzo vya sehemu ya video, au rejista za TMDSPLL_LCK katika vipokezi vya HDMI) vinavyoingia baada ya kuchelewa. Visimbuaji vya video huunganisha mbinu za kulainisha ulandanishi usio thabiti wa mlalo, kwa hivyo ugunduzi wa kufuli ya video iliyopotea unaweza kuchukua hadi mistari kadhaa. Ucheleweshaji huu unaweza kupunguzwa kwa kudhibiti kufuli iliyopotea ndani ya FPGA. Hali ya Saa ya Hali ya Tatu Wakati wa kubuni rasilimali za saa za FPGA, ni muhimu kujua kwamba kwa chaguo-msingi, decoders nyingi za video na bidhaa za HDMI huweka saa na mistari ya data katika hali ya tatu baada ya kuweka upya. Kwa hivyo, saa ya pixel ya LLC haitafaa kwa uwekaji upya wa usawazishaji. Usawazishaji Vibaya wa Data katika Mipasho Mbili ya Video Ili kurahisisha mfumo na kupunguza kumbukumbu inayohitajika ili kuchanganya picha hizo mbili, data inayofikia FPGA inapaswa kusawazishwa ili kwamba pikseli Nth ya mstari wa Mth kutoka kwa kamera ya kwanza ipokewe na pikseli Nth ya Mth. mstari kutoka kwa kamera ya pili. Hili linaweza kuwa gumu kuafikiwa kwa uingizaji wa FPGA kwa sababu njia mbili za video zinaweza kuwa na muda tofauti wa kusubiri: kamera zilizofungwa kwenye laini zinaweza kutoa laini zisizo sahihi, urefu tofauti wa muunganisho unaweza kuchangia kutofautisha, na visimbuaji vya video vinaweza kutambulisha muda wa kuanzia unaobadilika. Kwa sababu ya kuchelewa huku inatarajiwa kwamba mfumo ulio na kamera zilizofungwa laini utakuwa na idadi ya saizi za mpangilio mbaya. Upangaji Vibaya wa Kamera Inayofungwa Hata kamera zilizofungwa laini zinaweza kutoa laini za video ambazo hazijapangiliwa vibaya. Kielelezo cha 8 kinaonyesha mawimbi ya usawazishaji wima kutoka kwa pato la CVBS la kamera mbili. Kamera moja, bwana wa kusawazisha, hutoa ishara ya kufunga mstari kwa kamera ya pili, mtumwa wa kusawazisha. Mpangilio mbaya wa 380 ns unaonekana wazi. Kielelezo cha 9 kinaonyesha data inayotumwa na viondoa sauti kwenye matokeo ya kamera hizi. Mabadiliko ya pikseli 11 yanaweza kuonekana. Kielelezo 8. Video ya 380-ns usawa kati ya kamera za video zilizofungwa kwa laini. Kielelezo 9. Mpangilio mbaya wa video wa pikseli 11 ambao haujalipwa katika kikoa cha dijitali. Urefu Tofauti wa Muunganisho Miunganisho yote ya umeme huleta ucheleweshaji wa uenezi, kwa hivyo hakikisha kuwa njia zote mbili za video zina wimbo sawa na urefu wa kebo. Muda wa Kuchelewa Kisimbuaji Video/Kipokea HDMI Visimbuaji vyote vya video huanzisha muda wa kusubiri ambao unaweza kutofautiana kulingana na vipengele vilivyowashwa. Zaidi ya hayo, baadhi ya sehemu za video zina vipengele—kama vile FIFO ya rangi ya kina—vinavyoweza kuongeza muda wa kusubiri wa kuanza bila mpangilio. Mfumo wa stereoscopic wa kawaida unaotumia visimbuaji video unaweza kuwa na ucheleweshaji wa kuanza bila mpangilio wa karibu saa 5 za pikseli. Mfumo ulio na visambazaji na vipokezi vya HDMI, kama inavyoonyeshwa kwenye Mchoro 10, unaweza kuwa na ucheleweshaji wa kuanza bila mpangilio wa takriban saa 40 za pikseli. Kielelezo 10. Usanidi wa kipimo cha ucheleweshaji wa bomba. Fidia ya Ulinganifu Mbaya Kielelezo cha 11 kinaonyesha mfumo ambapo mawimbi ya analogi kutoka kwa kila kamera hunakiliwa na kisimbuaji video. Data na saa ni tofauti kwa kila njia ya video. Njia zote mbili za video zimeunganishwa kwa FIFOs, ambazo huhifadhi data inayoingia ili kufidia upotoshaji wa data. Wakati wa kuzima data, FIFO hutumia saa ya kawaida kutoka kwa mojawapo ya decoders. Katika mfumo uliofungwa, njia mbili za data zinapaswa kuwa na marudio ya saa sawa kabisa, ili kuhakikisha kuwa hakuna FIFO inapita maji au inapita kiasi mradi tu kamera zimefungwa kwenye laini na visimbuaji vya video vimefungwa. Kwa kuwezesha au kuzima matokeo ya FIFO, kizuizi kidhibiti hudumisha viwango vya FIFO ili kupunguza upangaji vibaya wa pikseli. Ikiwa fidia itatekelezwa ipasavyo, matokeo ya kizuizi cha FPGA yanapaswa kuwa njia mbili za data zilizopangiliwa kwa pikseli ya kwanza kabisa. Data hiyo kisha hutolewa kwa mwisho wa FPGA kwa utengenezaji wa umbizo la 3D. Kielelezo 11. Kutumia FIFO za kidijitali kusawazisha picha za video. Vipimo Vibaya Usawazishaji kati ya mitiririko miwili ya data iliyo na dijiti inaweza kupimwa katika matokeo ya FIFO za video kwa kutumia kihesabu cha saa moja ambacho kinawekwa upya kwenye mpigo wa usawazishaji wima (VS) wa mojawapo ya mawimbi yanayoingia. Mchoro wa 12 unaonyesha mitiririko miwili ya video (vs_a_in na vs_b_in) ikiwa imepangwa vibaya kwa pikseli 4. Kaunta hupima mpangilio mbaya kwa kutumia mbinu iliyoonyeshwa kwenye Orodha ya 1. Kuhesabu huanza kwenye ukingo unaoinuka wa VS1 na kusimama kwenye ukingo unaoinuka wa VS2. Iwapo jumla ya urefu wa pikseli wa fremu inajulikana, skew hasi (VS2 inayotangulia VS1) inaweza kuhesabiwa kwa kutoa thamani ya hesabu kutoka kwa urefu wa fremu. Thamani hii hasi inapaswa kuhesabiwa wakati skew inazidi nusu ya urefu wa fremu ya pikseli. Matokeo yanapaswa kutumika kurekebisha data iliyohifadhiwa katika FIFOs. Kielelezo 12. Kipimo cha ulinganifu. Kuorodhesha 1. Kipimo rahisi cha kusawazisha (Verilog®). moduli misalign_measurement ( kuweka upya waya wa kuingiza, waya wa kuingiza clk_in, waya wa kuingiza dhidi ya_a_in, waya wa kuingiza dhidi ya_b_in, reg ya pato [15:0] kupanga vibaya, reg ya pato tayari); reg [15:0] cnt; reg cnt_en, cnt_reset; reg vs_a_in_r, vs_b_in_r; gawia dhidi ya_a_rising = dhidi ya_a_in > dhidi ya_a_in_r; gawia vs_b_rising = vs_b_in > vs_b_in_r; kila mara @(posedge clk_in) anza dhidi ya_a_in_r <= vs_a_in; dhidi ya_b_in_r <= vs_b_in; maliza kila wakati @(posedge clk_in) ikiwa (weka upya) inaanza { tayari, cnt_en } <= 2'b00; kusawazisha vibaya <= 0; mwisho mwingine anza ikiwa ((vs_a_in == 1'b0) && (vs_b_in == 1'b0)) { tayari, cnt_reset } <= 2'b01; else cnt_reset <= 1'b0; /* mwanzo */ ikiwa (vs_a_rising && vs_b_rising) itaanza kusawazisha vibaya <= 0; { tayari, cnt_sw } <= 2'b10; mwisho mwingine ikiwa ((vs_a_rising > vs_b_in) || (vs_b_rising > vs_a_in)) { ready, cnt_en } <= 2'b01; /* kumalizia */ ikiwa ((cnt_en == 1'b1) && (vs_a_rising || vs_b_rising)) anza { ready, cnt_en } <= 2'b10; kusawazisha vibaya <= dhidi ya_a_rising ? (-(cnt + 1)) : (cnt + 1); mwisho mwisho daima @(posedge clk_in) /* counter */ if ((cnt_reset) || (weka upya)) cnt <= 0; vinginevyo ikiwa (cnt_en) cnt <= cnt + 1; endmodule Uzalishaji wa Video ya 3D kutoka kwa Mikondo Mbili ya Video Zilizopangiliwa Mara tu data ya pikseli, laini, na fremu inasawazishwa, FPGA inaweza kuunda data ya video kuwa mtiririko wa video wa 3D, kama inavyoonyeshwa kwenye Mchoro 13. Kielelezo 13. Usanifu uliorahisishwa unaofikia umbizo la 3D. Data inayoingia inasomwa kwenye kumbukumbu na saa ya kawaida. Kichanganuzi cha saa cha kusawazisha huchunguza mawimbi yanayoingia na kutoa muda wa video, ikiwa ni pamoja na urefu wa ukumbi wa mbele na nyuma wa mlalo, kumbi wima mbele na nyuma, urefu wa usawazishaji wa mlalo na wima, urefu wa laini amilifu mlalo, idadi ya mistari wima amilifu, na mgawanyiko wa laini. kusawazisha ishara. Kupitisha maelezo haya kwa kirekebisha muda cha kusawazisha pamoja na eneo la sasa la pikseli mlalo na wima huiruhusu kutoa muda ambao umerekebishwa ili kushughulikia muundo unaotaka wa video wa 3D. Muda mpya ulioundwa unapaswa kucheleweshwa ili kuhakikisha kuwa FIFOs zina kiasi kinachohitajika cha data. Video ya 3D ya Upande kwa Upande Usanifu ambao hauhitajiki sana katika suala la kumbukumbu ni umbizo la ubavu kwa upande, ambalo linahitaji bafa ya mistari 2 pekee (FIFOs) ili kuhifadhi maudhui ya mistari inayotoka kwa vyanzo vyote viwili vya video. Umbizo la ubavu kwa upande linapaswa kuwa na upana mara mbili ya umbizo la asili linaloingia. Ili kufikia hilo, saa iliyoongezwa maradufu inapaswa kutumika kwa ajili ya kusawazisha muda ulioundwa upya kwa urefu wa mstari wa mlalo ulioongezwa maradufu. Saa iliyoongezwa maradufu inayotumiwa kuweka ncha ya nyuma itaondoa FIFO ya kwanza na kisha FIFO ya pili kwa kasi maradufu, ikiiruhusu kuweka picha kando, kama inavyoonyeshwa kwenye Mchoro 14. Picha ya ubavu kwa upande imeonyeshwa kwenye Mchoro 15. Kielelezo 14. Inaunganisha picha mbili kando kwa kutumia bafa za laini za FPGA. Kielelezo 15. Picha ya kando ya 576p iliyo na muda wa video Hitimisho Visimbuaji vya Vifaa vya Analogi na bidhaa za HDMI pamoja na uchakataji rahisi wa baada ya usindikaji zinaweza kuunda na kuwezesha utumaji wa video ya kweli ya 3D stereoscopic. Kama inavyoonyeshwa, inawezekana kufikia video ya 3D na vitalu rahisi vya digital na bila kumbukumbu ya gharama kubwa.

Acha ujumbe 

Orodha ujumbe